如今静态功耗已成为低功耗SoC设计的主导因素。功率门控（PG）是降低不同设计阶段静态功耗的最常用技术之一。它通过在待机状态期间关闭设计的非活动部分来降低静态功耗。在待机模式下关闭电源时，电源门控电路的状态会丢失。提出了一种保持锁存电路，用于在待机模式下保持功率门控电路的状态。 但是这种技术需要在恢复功率时计算设计逻辑。在进入待机模式之前使用外部存储器保存相关数据并在恢复供电时恢复它可以克服这个缺点并正确地恢复电路的状态。但是可能是不可接受这种方法会导致额外的延迟和动态功率。

状态保持功率门控（SRPG）技术在待机模式下使用独特的触发器（FF）值并解决了这个问题。然而，单比特SRPG增加了设计面积和静态泄漏功率，这可以通过使用多比特SRPG技术来减少。因此可以减少所需保留单元的总数。多比特SRPG方法减轻了传统SRPG技术的面积和功率开销限制。实际上，可以改进库中现有多位SRPG的布局。SRPG的改进基于设计布局可以减少金属2（M2）和金属3（M3）的轨道数量的事实，而且优化程度取决于经验。

多位SRPG布局中较少的M2和M3可以提高其在场所阶段中对标准单元的利用率。换句话说，我们可以在较小的区域内放置相同数量的标准单元，然后可以节省芯片尺寸。以下部分将介绍从设计SRPG布局到物理综合路线的完整流程。

2种触发器的主锁存器由vdd供电，差异来自从锁存器。正常触发器的从锁存器由vdd供电，但SRPG的从锁存器由vddc供电，即使在待机模式下也始终打开。然后使用SRPG可以快速重启芯片。

绘制布局的过程不是调用现有的晶体管，而是创建新的多边形，形成新的晶体管组合的过程。本文的创新是大幅减少SRPG标准单元中M2和M3的使用数量，以提高位置阶段标准单元区域的利用率，从而减小芯片面积。在2比特SRPG中有太多M2轨道和M3轨道。M2是垂直的，M3是水平的。太多的高级金属层将消耗布局和布线阶段的路径资源，然后无法改善标准单元的利用率。

经过反复试验，出现了一个新的布局，其面积和时序参数相同，但M2和M3较少。 从布局来看，M2的数量仅为2个轨道，M1的数量仅为一个轨道。 逻辑功能主要在M1中完成。 鉴于SRPG占据了核心区域的50％，高水平的金属资源将大大节省。

基于2位SRPG形成4位SRPG的布局。我们将X轴上的2位SRPG镜像为4位SRPG的第3位和第4位。但是2位SRPG和4位SRPG的构造存在一些差异。 因为在该SRPG中，第二位的扫描输出信号将连接到第三位的扫描输入信号，这需要额外的M2和M3来构建桥。 此外，上半部分的M2和下半部分的M2可以合并在一起。

与原始的4位布局相比，M2和M3的数量急剧减少，如表I所示。实际上，在4位SRPG的布局中，许多有源区域需要调整大小和连接。 此外，一些晶体管需要移开以节省桥接轨道的空间。 然后，必须缩小单元格布局以保证最小区域。 此外，每种SRPG都需要不同的驱动强度来满足各种时序要求。 虽然遇到驱动强度8 SRPG，但扩展输出逆变器是不够的。 关键时序路径中的逆变器也需要扩展，这在布局的中间并且没有自由空间。 在这种情况下，边缘多边形被移除，这保持宽度不增长，然后由具有M2和M3的多边形替换，以保持逻辑正确。

合成中使用的EDA工具是Cadence的RTL编译器，它是一种快速有效的综合工具。它为物理设计提供了出色的逻辑和互连结构，综合的目的是将RTL代码传输到具有目标库的网表。为了检测改进的多位SRPG的效果，我们使用MCU项目作为测试用例。 我们可以通过重新运行合成过程来替换旧的SRPG。 合成的主要阶段包括加载RTL代码，精心制作，应用约束，合成和分析报告。

首先，我们需要设置库，脚本和RTL代码的搜索路径。 默认搜索路径是RTL编译器的启动目录。 命令set_attribute广泛用于设置各种属性。精化包括各种设计检查和优化，这是在综合之前完成的必要条件。 在此阶段，RC将首先构建数据结构，然后从设计中推断出寄存器并执行删除冗余代码。 如果代码是由门级网表编写的，那么RC会将它们链接到目标技术库。RC可以优化关键路径的WNS以满足设计要求。 但如果它无法改善关键路径，则不会优化其他路径。

在布局和布线阶段使用的EDA工具是Cadence的Encounter，它集成了Floorplan，Place，Nanoroute，并支持超过5000万门的设计。自动放置和布线基于Encounter，过程为90nm。输入文件通常是网表，物理库文件和计时库文件。库交换格式（LEF）是布局布局中的必要库文件，它是布局的抽象描述。它是库文件的通用后缀。 LEF由ASCII编码，易于维护和读取。为了管理和应用，LEF文件总是分为技术LEF和Cell LEF。

我们可以通过加载以前保存的配置文件来加载设计，命令commitConfig用于应用配置文件。平面图决定了IP和模块的位置和大小。根据设计的风格和目标，平面图包括标准单元行，输入和输出单元，引脚和电源条的位置。平面布置图对时序收敛和细节路线至关重要。平面图，地点和试验路线是迭代设计过程。此外，在布局图中，飞线代表模块之间的连接关系。

在平面布置图中，我们可以通过减少标准单元行来调整芯片的大小。逻辑模块受到约束，利用率是一个重要的属性。利用率定义为标准单元面积与整个芯片面积之间的比率。加载设计时计算初始目标利用率，利用量可用于计算模块的大小，模块的位置取决于它们的连接关系。

在VLSI设计中，区域是需要考虑的重要问题之一。讨论了改进的多比特SRPG以实现减小的面积。实现改进的2位SRPG和4位SRPG以实现核心区域的更多利用。提出的方法在tapeout项目中实现。与原路线结果相比，芯片尺寸减小了2.3％。因此实验结果表明，该方法更适合于减小芯片面积。

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